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新冠疫情、貿(mào)易戰(zhàn)、ChatGPT引爆AI、可持續(xù)發(fā)展，在當(dāng)今瞬息萬變的世界中，半導(dǎo)體技術(shù)始終扮演著至關(guān)重要的角色。2021年全球半導(dǎo)體產(chǎn)值大約為5900億美元，根據(jù)麥肯錫咨詢公司的數(shù)據(jù)預(yù)測，到2030年，半導(dǎo)體市場規(guī)模將增長至1萬億美元，年復(fù)合增長率約為7.5%。這一增長將主要由汽車電子、計(jì)算和數(shù)據(jù)中心以及無線通信三大領(lǐng)域驅(qū)動。
而面對汽車中的ISO26262、航空航天中的DO-254、醫(yī)療等在工業(yè)的需求和標(biāo)準(zhǔn)之下，半導(dǎo)體企業(yè)唯有堅(jiān)持高質(zhì)量、高可靠性、高良率的原則，才能造就一門好生意！
半導(dǎo)體制造的三大關(guān)鍵因素：
高質(zhì)量、低成本和差異化
過去數(shù)十年來，摩爾定律一直推動著芯片技術(shù)的飛速發(fā)展。以蘋果手機(jī)的A系列芯片為例，從2013年的A7處理器到2023年的A17處理器，單核CPU跑分性能提升了十倍以上。未來可能還會不斷提升，然而，隨著芯片性能的不斷提升，半導(dǎo)體制造也面臨著越來越嚴(yán)峻的挑戰(zhàn)。
發(fā)展更先進(jìn)工藝伴隨更巨大的投資，一直以來都是半導(dǎo)體產(chǎn)業(yè)鏈發(fā)展無法回避的現(xiàn)實(shí)問題。根據(jù)IBS的數(shù)據(jù)，2017年全球半導(dǎo)體制造的成本為837.4億美元，預(yù)計(jì)2023年將達(dá)到1467億美元。半導(dǎo)體制造成本的不斷增長，給整個產(chǎn)業(yè)鏈帶來了巨大的壓力。
隨著人工智能、大數(shù)據(jù)等技術(shù)的應(yīng)用普及，對芯片性能和帶寬的要求也越來越高。在摩爾定律逐漸放緩的背景下，半導(dǎo)體行業(yè)正面臨著新的變革和挑戰(zhàn)。各方都在積極尋求差異化發(fā)展之路，以應(yīng)對日益嚴(yán)峻的成本和技術(shù)挑戰(zhàn)。3DIC技術(shù)正成為未來半導(dǎo)體制造的主流趨勢之一。
在這樣的行業(yè)大背景下，中國半導(dǎo)體制造產(chǎn)業(yè)正面臨著新的變革和挑戰(zhàn)。如何實(shí)現(xiàn)高質(zhì)量、低成本和差異化發(fā)展，成為行業(yè)亟待解決的關(guān)鍵問題。
西門子EDA的三大支柱
西門子作為全球領(lǐng)先的科技公司之一，致力于為半導(dǎo)體制造產(chǎn)業(yè)提供創(chuàng)新的解決方案。在5月22日召開的CICD 2024大會上，西門子EDA全球副總裁兼中國區(qū)總經(jīng)理凌琳先生分享了西門子EDA的三大支柱，旨在助力中國半導(dǎo)體制造實(shí)現(xiàn)高質(zhì)量、低成本和差異化發(fā)展。
西門子EDA全球副總裁兼中國區(qū)總經(jīng)理 凌琳
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西門子EDA的Calibre是一個強(qiáng)大的平臺。凌琳將Calibre譽(yù)為“芯片高質(zhì)量生產(chǎn)最好的詮釋”，是time-to-market的堅(jiān)實(shí)保障。
Calibre中包含有DRC（設(shè)計(jì)規(guī)則檢查）、LVS（布局與電路原理圖一致性檢查）、YE（良率提升）/PERC（可靠性驗(yàn)證）、OPC/OPCV（光學(xué)鄰近修正/驗(yàn)證）、MPC/MDP（掩模工藝修正/掩模數(shù)據(jù)準(zhǔn)備）多個解決方案，可以用于從芯片設(shè)計(jì) 到OPC（光學(xué)鄰近修正）和光罩（Mask）全流程。從設(shè)計(jì)驗(yàn)證到掩模數(shù)據(jù)準(zhǔn)備，再到晶圓制造的各個階段，西門子Calibre平臺在半導(dǎo)體設(shè)計(jì)和制造流程中提供了全面解決方案。
凌琳在會上說明了如何通過OPC和雙重圖案化技術(shù)來提高半導(dǎo)體制造中的圖案分辨率，從而實(shí)現(xiàn)更精細(xì)、更高質(zhì)量的芯片設(shè)計(jì)和制造。他還提到了曲線掩模是面向高級工藝節(jié)點(diǎn)的一種計(jì)算光刻范式轉(zhuǎn)換。多波束掩模寫入技術(shù)是實(shí)現(xiàn)曲線掩模制造的關(guān)鍵技術(shù)之一，能夠助力實(shí)現(xiàn)無運(yùn)行時間/成本懲罰的曲線掩模制造。曲線掩模能夠有效改善晶圓光刻的性能，例如提高晶圓光刻 PW（低PV頻帶），顯著改善相對于 nmOPC的EPE分布。與傳統(tǒng)的分段式線性數(shù)據(jù)表示相比，曲線掩模能夠?qū)⑽募笮p少2-4倍。
西門子的Calibre SONR和Calibre Fab Insights這兩個平臺，能從門級、工藝、芯片級和硬件等不同數(shù)據(jù)源獲取信息，通過強(qiáng)大的分析引擎進(jìn)行處理。其中，Calibre SONR側(cè)重于設(shè)計(jì)分析與熱點(diǎn)預(yù)防，而Calibre Fab Insights則專注于晶圓工藝優(yōu)化。未來，這些平臺將通過連接本地和全球的數(shù)據(jù)環(huán)境，實(shí)現(xiàn)更優(yōu)化的工藝流程，提升整體制造效率和質(zhì)量。
隨著工藝變得精細(xì)，ESD，EOS等相關(guān)的可靠性問題也變得顯著，需要更復(fù)雜的簽核規(guī)則確保成功。Calibre PERC是一個黃金簽核平臺，可以處理此類廣泛可靠性問題。Calibre PERC提供的驗(yàn)證超越了傳統(tǒng)的設(shè)計(jì)規(guī)則檢查（DRC）、布局與電路圖一致性檢查（LVS）、電氣規(guī)則檢查（ERC）和寄生參數(shù)提?。≒EX）。它能夠基于規(guī)則的方法，與晶圓廠技術(shù)文件完全對齊，并提供全面支持。
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在降低成本方面，西門子EDA的Tessent TestKompress則是可控成本的解決良藥。隨著IC晶體管數(shù)量的增加，盡管每個晶體管的收入在下降，但是行業(yè)到了2001年的時候，由于晶圓的復(fù)雜化提升，測試成本開始居高不下。彼時，還是Mentor Graphics的科學(xué)家們，發(fā)明了TestKompress測試壓縮技術(shù)，可以將測試數(shù)量壓縮至1000多倍，大大降低測試成本。從下圖中可以看到，自2021年TestKompress壓縮技術(shù)的引用之后，整體測試成本得到了有效控制。
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在3DIC領(lǐng)域，西門子具備端到端完整的3DIC設(shè)計(jì)和驗(yàn)證流程，從微架構(gòu)分區(qū)到規(guī)劃設(shè)計(jì)、電氣分析、測試以及可靠性評估，全面覆蓋了設(shè)計(jì)過程的各個關(guān)鍵環(huán)節(jié)，助力客戶充分釋放3DIC技術(shù)的潛力，實(shí)現(xiàn)差異化競爭優(yōu)勢。
總結(jié)
綜上，可以看出，在半導(dǎo)體領(lǐng)域，西門子EDA貫穿整個芯片設(shè)計(jì)制造流程，提供從軟件定義系統(tǒng)的初步設(shè)計(jì)到3DIC制造的一站式解決方案，并延伸至智能制造和生命周期管理領(lǐng)域。憑借其全面的解決方案，西門子EDA將賦能中國半導(dǎo)體制造實(shí)現(xiàn)高質(zhì)量、低成本和差異化發(fā)展。
